D
david119
Guest
Ahoj všichni, já jsem s použitím mřížky polovodiče ispLEVER Starter software pro práci na projektu FPGA. Tohle je můj první FPGA projektu a já nevím, jak spustit funkční simulaci pro kontrolu logiky pomocí šablony VHDL. Já jsem dal šablonu VHDL, že software vytvořený v aplikaci Word a připojeno. K dispozici jsou tři vstupy hodiny, reset a zámek. A tam je 29 výstupů. Výstup je binární formě času 0:00:000. Stejně jako stopky. Můj problém je, že nevím, co přidat do šablony VHDL. Potřebuji vytvořit trvalý hodinový signál a další periodické reset a zámek signály. Jakákoliv pomoc bude vděčný Díky předem