Potřebujete poradit, aby nepoužité logiky v ISE 9.1i

[nag123]

Nazdar

Prohlásit omezení VHDL v sekci signálu prohlášení takto

atribut s: yes;

atribut s TMP: signál "Ano";

Chcete-li vědět více o tomto jeden, viz SAVE NET VLAJKY části Xilinx Omezení Průvodce manuál.

 

[cippalippa]

Ahoj,

Snažím se, aby některé bloku v Xilinx FPGA s cílem zhodnotit potřebné velikosti.
Potřebuju vědět, jestli je možné nastavit syntetizer Xilinx aby nedošlo k jasné provedení ještě nepoužívají, například když mám:

jednotka je prj1
port (clk: in std_logic;
d: in std_logic;
q: out std_logic;
datain: v std_logic_vector (3 downto 0)

);
konec prj1;architektura Běh na prj1 je
signálu test: std_logic;začít

strobe_gen: process (CLK)
začít
if (clk'event a CLK = '1 ') then
q <= d;
end if;
end process;

test <= datain (3) a datain (2) a datain (1) a datain (0);

Běh konce;Sygnal test nyní je nevyužité, woud bych chtěl mít ve svém projektu FF a 4 vstupy A, kdybych syntetize s ISE dostanu pouze FF.
Díky za všechny

D