W
well
Guest
Použil jsem NC-Verilog5.1 simulovat ALTERA IP (DDR2 řadič, použijte quartus9.0 vytvářet), ale encouter Erro: ncvlog: * E, UMGENE (altera_mf.v, 23972 | 5): Očekává se, "endgenerate" [12.1.3 (IE EE 2001)]. Připadá mi to Erro ze spisu altear_mf.v, použitý soubor vytvořit. jako níže: vytvářet if (hloubka <3) začíná vždy @ (posedge CLK nebo negedge reset_n) začít if (reset_n == 0) dreg