pracovní cyklus korektor

[zhangseong]

Můj návrh je nahradit PLL získat 50% pracovní cyklus .... můj design patří Gilbert buňka jako frekvence multiplikátor postupujte podle frekvence děličem (vydělte 2-D flip-flop)

jitter test pro vstup je ignorován ... můj vstup je jen pulzní vlny (~ 48MHz), takže fáze zámek i ignorovat

Moje otázka je ..Je tento jednoduchý design bude succcesfull?
Je to kombinace Gilbert buněk a D-flip flop dostane 50% pracovní cyklus výstup?

# # Můžu frekvence zdvojnásobil pomocí Gilbert buněk
# # Se může dostat i 50% rozdělen výstupu po D flip flop
# # Nemám kombinovat na 2 věci

 

[zhangseong]

Našel jsem D flip flop dělič obvodu<img src="http://images.elektroda.net/85_1166455246_thumb.jpg" border="0" alt="duty cycle corrector" title="Zatěžovatel korektor"/> je po pravé straně okruhu kompletní D-flip flop?
Co bych měl dát na čas a D vstup?
i používání PSpice, pomocí pulsewave jak pro vstup zřejmě nefunguje tak, jak dělič

Nápověda, prosím .. díky