L
Lillese
Guest
Ahoj všem, snažím se dostat nejhorší zpoždění cestu v mém provedení kontroly mezi 2 buněk, tehdy bych to vyzkoušet na ATE) jsem použil příkaz: report_timing-true-z [all_registers vedlejší output_pins] až [ all_registers-data_pins], ale cesta se zjistilo, je falešný! (Ověřil jsem si, že pomocí reportů ospravedlnit) Už jsem něco zapomněl, nebo tam je vůbec pravda, cesta v designu? PS: Zkoušel jsem i nastavením proměnné true_delay_prove_false_backtrack_timing na -1 (bez omezení) díky