Proč číst ČLK nemůže přečíst data?

[staraimm]

ahoj, někdo, co jsem napsal Verilog kódu takto.

Modul test (inclk, inclr, indata, outclk, outclr, outdata);
vstup inclk, inclr, outclk, outclr;
příkon [7:0] indata;
výkon [7:0] outdata;

reg [7:0] mem [0:31];
reg [4:0] memcnt;

Vždy @ (posedge inclk nebo negedge inclr)
začít
if (! inclr)
memcnt <= 0;
jiné
memcnt <= memcnt 1;
konec

Vždy @ (posedge inclk)
začít
mem [memcnt] <= indata;
konec

reg [4:0] rdcnt;

Vždy @ (posedge outclk nebo negedge outclr)
začít
if (! outclr)
rdcnt <= 0;
jiné
rdcnt <= rdcnt 1;
konec

přidělit outdata = mem [rdcnt];

endmodule

Předpokládejme, inclk je o 15MHz a outclk je o 10MHz.I sestavené kód verzi webu QuartusII.Ale v prvních 8 hodin, nemohu dostat správné údaje na autobus.Může mi někdo říct, proč?Díky.

 

[staraimm]

Anyboday můžete mi odpovědět?

 

[nand_gates]

Můžete POST ur testbench pro kód jste vložili?

 

[staraimm]

I kompilovat kód pomocí qu (at) RTU.A použil jsem průběh není testbench.

 

[nand_gates]

Může být budete moci odeslat obrázek ur křivek pak!

 

[staraimm]

Průběh je přiložen.Chci vědět, proč mezi hodnotou "02" a "04" je "00"?Myslím, že by měla být hodnota "03".
Omlouváme se, ale musíte přihlásit do zobrazení tuto přílohu

 

[echo47]

Souhlasím s Vaším "03" očekávání.Nevidím žádné jasné vysvětlení.Možná, že syntéza se nestalo správně, nebo možná právě vaše simulátoru je rozbitá.

Jaký typ FPGA / CPLD je to?Možná někdo jiný může zkusit to pro tebe (I don't have Al.tera nástrojů).Funguje prakticky v Xilinx.Zde je Spartan-3 post-cesta simulace.
Omlouváme se, ale musíte přihlásit do zobrazení tuto přílohu

 

[staraimm]

Použil jsem z FPGA Altera: EP1C12Q240C8.Snažil jsem se několikrát, a zjistil, někdy výsledek je dobrý, ale někdy není.Mockrát děkuji.