Proč čas datový typ je 4-stát v systému verilog?

[yourcheers]

Má každý subjekt nemá ponětí o tom, proč TIME datatype je 4-stát v systému Verilog. Má smysl, aby "Logic", "REG" a "Integer" 4-stav. Ale proč TIME?

 

[dave_59]

čas typ dat je synonymem pro reg [63:0] To je způsob, jak to bylo definováno v Verilog, který jen měl 4-hodnoty stavu. Původně čas a integer byly un velikosti, takže zavedení mohl vybrat velikostí, které byly optimální pro konkrétní implementaci, ale byl později stanovena na 64-bitů IEEE. SystemVerilog představil 2-hodnoty stavu, ale nemohla změnit definici Čas z důvodu zpětné kompatibility důvodů.

 

[yourcheers]

Ahoj Dave Rich, Díky za vysvětlení. Pouze Lidé, kteří byli svědky vývoje SV může odpovědět. Díky za pomoc.