Proč 9 hodnot v std_logic

[pwq1999]

Já jsem přemýšlel, proč IEEE definuje Std_logic s 9 hodnot, a jak je prováděna v FPGA.
'U'--- Unintialized
'X'--- Prosadí (tj. silně) neznámý
'0 '--- Vynucené 0
'1 '--- Vynucené 1
'Z'--- Vysoké impedance
'W'--- Slabý neznámý
'L'--- Slabý 0
'H'--- Slabá 1
'-'--- Don't péče

v digitální logiky design, my často používají logiku '1 'a logika 0' a 'Z'.Chci vědět rozdíl mezi 0 'a' L ', '1' a 'H', a tak dále.

Jak tyto hodnoty jsou prováděny v FPGA?Existují některé speciální dostupných zdrojů uvnitř FPGA?

každý vstup je appriciated!
Díky předem!

 

[amitgangwar_vlsi]

z 9 hodnoty pouze 0,1, X, Z jsou syntetizovatelné .......... tak můžeme realizovat pouze tyto 4 hodnoty na FPGA ............

 

[pwq1999]

neboť pouze čtyři hodnoty jsou syntetizovatelné, stále nemohu dostat to, proč se používání 9 hodnot, jaké jiné hodnoty se používají pro?

Díky za Vaši odpověď, amitgangwar_vlsi

 

[amitgangwar_vlsi]

ve VHDL tam jsou některé konstrukce jsou určeny pouze pro simulaci není pro syntézu jako ... zpoždění (inertial, doprava, odmítnout), textio, tvrdí, atd. ..

 

[pwq1999]

pokud jsou použity pouze pro simulaci, jak bych je použili?
Díky za Vaši odpověď, amitgangwar_vlsi!

 

[amitgangwar_vlsi]

některé konstrukce jsou používány pouze do simulace úrovni ...Tito jsou používáni jako .......... textio se používá při vstupu v době simulace z textového souboru do VHDL program a zapsat zpět svůj výstup do textového souboru ....."Po" Prohlášení se používá pro zpoždění, ale to není syntetizovatelné ...v okamžiku skutečného provedení budete mít za úkol čelit počítat té doby ...OK

 

[pwq1999]

Vím, že textio se používá k simulaci, a klíčové slovo 'po' k popisu zpoždění hardware, ale já prostě nevím, jak se používá 9 hodnot v std_logic.
děkuje všem stejný!

 

[amitgangwar_vlsi]

jen zjistit rozlišení stůl pro 9 typů hodnot ....podle něhož výstupní hodnota návratnosti signálu, kdy existuje více než jeden řidič disk, který signál., který je volán více ovladač problém.To je odstranit rozlišení tabulky.
napsat program a síly různých hodnot do jednoho signálu a vidět ven dát.v 9 hodnot je sled síly, X má nejvyšší sílu, zatímco Z má nejnižší ...Jen Přečtěte si o resoultion stolu ........

Amit gangwar

 

[hamed_sotoudi]

Většina z nich je pro simulaci např. pokud u jednotky signál s jiným signálem současně pro tento simulátor doesnt znát správná hodnota, takže cos z std_logic rozhodne 'X' pro signál, pokud za období, kdy váš signál doesnt dostat hodnotu simulátor přiřadí 'u' pro ni.Přidáno po 1 minuta:A to vše proto, VHDL byl desined pro simulaci účely mnohokrát později, že technologie pokročila se změnil na podporu syntézy.

 

[pwq1999]

Opravdu díky, amitgangwar_vlsi a hamed_sotoudi!
vy dva mi hodně pomohl!
Teď jsem si smysl a ještě jednou díky!

 

[amitgangwar_vlsi]

Vaše Vážení .....