Proč jsou vynulovány synchronizers používá?

[alam.tauqueer]

Ahoj, Může mi někdo vysvětlit, proč se mi obnovit Synchronizer používá? A proč asynchronní obnovit deassertion by mělo být synchronizovány? S pozdravem, Tauqueer

 

[pini_1]

Přemýšlejte o tom případě, kdy máte dvě FF zařízení: Řekněme, že FFA a FFB a FFA výstup řídí FFB vstup. Pokud obnovit není synchronizován s hodinami FF, je možné, že na resetování de-uplatnit FFB neuvidí správnou hodnotu z FFA. Pokud však nechcete synchronizovat FFB vždy vidět FFA na počáteční hodnotu. Pokud používáte FPGA ujistěte se, že používáte přístroj FF bez resetu. Když jsem musel udělat to velmi dávno, co jsem používal synchronní RAM a svázané všechny vstupy, aby se chová jako FF. Spousta VHDL / Verilog a užitečných skriptů v Linuxu http://bknpk.no-ip.biz/

 

[sree205]

Pro každý asynchronní signál používaný v synchronní oblasti, tam jsou dva časové omezení využití a odstranění tzv. contrainsts. Ty by měly být splněny, aby glitch chod. Resetuje by měla být synchronně deasserted překonat překážky stěhování čas spojené s resetem. [Size = 2] [color = # 999999] Přidáno po 1 minuta: [/color] [/size] Zde je odkaz na detailní diskusi a vysvětlení asynchronní / synchronizace obnoví http://www.deepchip.com / items/0409-11.html

 

[alam.tauqueer]

Reference jsou velmi dobré ... a teď mě napadlo, proč obnovit Synchronizer používá pro asynchronní reset. Díky moc S pozdravem, Tauqueer

 

[wkong_zhu]

obnovit synchronizaci se používá, aby se ujistil počáteční stav je to, co chcete. Pokud státní registry nejsou obnovit na stejném taktu, může dojít k selhání celého systému.

 

[meanupam]

Musí přečíst. Hezky vysvětlil. [Url = http://www.markharvey.info/fpga/reset/rst.html] www.markharvey.info [/url]

 

[ksahil]

ahoj ... mám jednu pochybnost, že i kdybychom synchronizovat reset, pak je zvyklý být žádný problém, když tento synchronizované resetu se děje v designu a reseting na flop, ve kterém hodiny je zkosený wrt hodiny použité v resetu synchronizátorem .... díky

 

[meanupam]

ksahil .. Ano, to je problém. Obnovit synchronizers nejsou určeny k řešení tohoto problému. Obnovit synchronizers se používají především k řešení problému, jak je vysvětleno v odkazu i publikování. Není to stejné, pokud si ji přečíst podrobněji. Problém je to, co jste zmínil, je typický časový problém nastane vždy, v designu a řeší tím, že vyrovná všechny cesty pomocí vyrovnávací paměti.

 

[pini_1]

Tyto dvě stránky vám mohou pomoci: "reset signálu je zpravidla jako načten jako hodiny síti Pokud nechcete dbát na netu hodiny, brzy vás kousnout, protože to je čisté taktování vašeho návrhu každém cyklu, kdy je povoleno hodiny. . Reset je aktivní, zpravidla jednou hned po zapnutí, takže načasování chyba by se nestalo tak časté, jako by existovala na hodiny ..... " [Url = http://bknpk.no-ip.biz/my_web/HWtips/asynchronousReset.html] VHDL, Verilog, design, ověřování, skripty, ... [/url] "za předpokladu, že Reset signál potřebný k dostat ke všem design (User Global reset) mám vložit tento signál do BUFG (Xilinx Silicon Global vyrovnávací vedení) linky jako já s hodinovým signálem? 2. je tu další způsob jízdy resetovací signál přes všechny konstrukce aniž by došlo k porušení časové ? ... " [Url = http://bknpk.no-ip.biz/my_web/HWtips/Q1.html] VHDL, Verilog, design, ověřování, skripty, ... [/url]