Proč používat HVL (je HDL nestačí?)?

[eda_wiz]

ahoj, jsem havent nepoužili žádné HVLs jako Vera nebo E nebo System Verilog. ale i dont pochopit. Proč bychom měli používat. Jaká je výhoda použití ji k tomu vedou HDLs funkční ověření. Každopádně, jakmile funkčně ověřeny musíme syntetizovat design. Takže když napíšeme, že v HDL můžeme syntetizovat to. Spíše než psát jeden model pro ověření a další pro syntézu. Prosím, pomozte mi. tnx

 

[joe2moon]

Účelem jazyka Hardware ověřování (HVL) je vyřešit bottlebeck toku designu IC: Kontrolní otázka! HDL (Hardware Description Language), jako Verilog nebo VHDL, učinili velký úspěch v RTL designu domény. Ale jak stále více složitosti ASIC, zdá se, že původní HDL nemohli splnit požadavky. -------------------------------------------------- -------------- Za prvé, HVL obvykle mohou modelovat zařízení a životního prostředí v úrovni Higer než HDL. Tato funkce vám prototyp může být postavena dříve. Někdy bude také několik předdefinovaných zařízení / autobusem modely. Za druhé, HVL má obvykle tvrzení, založené na ověřování schopnosti. Tato funkce může nejen vám najít chybu v návrhu rychleji, ale také definovat spustitelný spec. Za třetí, HVL obvykle podporuje transakce na bázi verifiaction. Takže to může ověřit, designu účinnější. -------------------------------------------------- -------------- EDA nástroj venders, C @ dence, například již zavedla jednotný ověřovací prostředí. Takže si myslím, že HDL a HVL bude spolupracovat bez problémů v blízké budoucnosti. Jediný problém je, která HVL bude použit v jednotném prostředí? -------------------------------------------------- --------------

 

[rx300]

Joe2moon vyslovil potřeb HVL. Chci jen přidat několik datových bodů. I stalo se, že se účastnil několika provedeních SoC, od 3 miliony bran na 8 milionů brány. Ověření je největší challeng jsme čelili. Obvykle to trvá rok nás k tomu návrhu, a na pronájem další rok dělat ověřovací / opravy chyb. Prostě jsme si nemohli dovolit udělat žádnou chybu. Maska stojí příliš mnoho peněz, obvykle> 1.000.000 $. Pokud SoC, musí být znovu točil několikrát, firma je na mizině! Proto je velice vhodné klást důraz na ověření. Také se v těchto dnech ne všechny IPs vyvinut v domě. Je to běžné koupit od 3. strany IP adresu. Jak se ti ujistěte se, že jste si koupili něco, co funguje? Důsledná kontrola. HVL přináší zcela nové ověření metodiky. HVL je zaměřen na zlepšení ověřování efektivity, zlepšení pokrytí. S VHDL, to trvá docela určité úsilí k dosažení co HVL může nabídnout. S Verilog, zapomeň na to, jazyk sám je tak omezený. Neexistuje žádný způsob, jak dosáhnout toho, co Verilog HVL nabízí. RX300