pro smyčky v Verilog

[alangs]

kolik hodin denně je nezbytná k tomu níže smyčku ...

Vždy @ (posedge CLK) začít
pro (index = 0; index <10; index = index 1) začíná
row1 [index] <= # 1 row2 [index];
konec
konec

V simulaci i vidět, že je s ohledem jen hodiny .... je to možné??

 

[Fvm]

Iterace systémy HDL vytvářejí paralelní logiku, spíše než sekvenční akce.Tak všechny iterace pobočky jsou přiřazeny na stejné hodiny okraj, respektive asynchronně, v závislosti na okolních bloku.