problém o konfiguraci pro FPGA Xilinx CPLD pomocí

[deebar]

Ahoj, všichni: já používám CPLD (XC9572) a FLASH ROM config XC2S50 FPGA a konfigurace režimu slave parallel.For poprvé, co jsem succeede, FPGA pracuje well.But pro Seconde čas, FPGA je poškozen . Mám několik otázek takto: 1. Je nezbytné, aby PROG kolík jít vysoko před INIT kolík jít vysoká? 2. Při načítání konfiguračních dat do FPGA, je-li hustota mé FLASH ROM je větší než potřeba konfiguraci FPGA je, jak mohu vědět, je konfigurace dokončena? Pokud je konfigurace dokončena opravdu, ale stále CPLD načte data do FPGA, co se stane? Může FPGA být poškozen? Může mi někdo pomoct? Děkuji u. Moje angličtina není dobrá, protože můj mateřský jazyk není angličtina.

 

[maestor]

Ahoj deebar, nemyslím si, že je to snadné smažit FPGA. Musíte se řídit PROG # nízká po dobu delší než XX (check list), zobrazovací 300ns. Dáno a pak INIT # jít nízká. INIT # zůstává nízký po určitou dobu (v této době FPGA je zúčtování vnitřní paměti), když to skončí to jde vysoko. Pak můžete začít píchat data, dokud signál Dáno jde vysoká, to znamená, že jste skončil, a nemusíte tlačit víc dat palců Pokud jste píchat dat v INIT # jede nízké špatné zprávy, to znamená, CRC Error. Tam jsou dva velmi časté chyby. -Byte vyměňování flash_data (0) -> D7 v flash_data FPGA (7) -> D0 v FPGA To závisí na formátu, který používáte v souboru, pro RBT a BIT soubory údajů musí být vyměněn byte (pokud není povečeřet v HW). Formát HEX může být vyměněn nebo ne, záleží na flga v generaci souboru (například PromGEN v ISE)-nastavení v generaci souboru nejsou správné. Existuje spousta nastavení tam, pokud si exmple chrání proti FPGA reporgramming chcete být schopni přeprogramovat dvakrát. Podívejte se na ně doufám, že to pomůže a hodně štěstí S pozdravem,-Maestor

 

[bubber1974]

To by mohlo být možné spalovat FPGA, pokud budete tahat PROGRAM kolík nízké na delší dobu. Nikdy jsem zažil všechny problémy spojené s tímto, ale Xilinx listech zmínil problém.