problém o syntéze

[blue1988]

Zdravím všechny,
náš design má 4 hodiny port, jak to mohu omezení můj návrh o hodiny při syntéze? Vždycky jsem si splnit Hold Time porušení protože nemůžu nastavit vhodnou
načasování constrain.anyone má příručka o tom? důvodů připojit, nebo dát odkaz, díky.
jde o

 

[RCA]

Předpokládám, že jste si definovat 4 create_clock?
Na syntézu krok pouze držet čas nemusí být kontrola, pouze nastavení je řídit tím, syntéza fáze.
Teprve po čase držet krok, kterým se stanoví, držte čas musí být kontrola.

 

[blue1988]

RCA,
Díky za vaše raplay.
jde o

 

[Salma ali Bakr]

měli byste omezit vaše design v souladu s jeho okolním prostředí, ... tak byste měli vidět, kde se vaše vstupy jsou na cestě a kam vaše výstupy se bude moci omezovat své přístavy ... To zahrnuje hodinových signálů a jejich nejistoty

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Úsměv" border="0" />