problém, pokud jde o nežádoucí zámky

[indomitable12345]

viz attatched Verilog source.when Snažím se syntetizovat tento modul s qu (at) RTU, zámky jsou nežádoucí, jsou generovány pro všechna výstupní sítí .. to je říkal, že sítě add1_temp, add2_temp, go_temp atd. jsou zachována jejich předchozího hodnotě přes jednu nebo více cest vždy výstavbě ... může mi někdo pomoci v řešení tohoto problému?

http://www.edaboard.com/viewtopic.php?p=735145 # 735145

 

[jackson_peng]

je to jen proto, že u zapomenout přiřadit "add1_tmp, add2_tmp, .."ve vás OBROVSKÉ combniation vždy bloku.

Mimochodem, není to chytré psát tak vždy velký blok, snažit se oddělit různé proměnné do jednotlivých bloků.to by bylo lepší pro ladění.