S
skycanny
Guest
Ahoj, všechny lidi pomocí vývojového nástroje poskytují Altera, jsem vytvořila LPM DCFIFO jako VHDL, jehož hloubka je 128, jehož šířka je 16 bitů. Pak jsem to instance DCFIFO na nejvyšší úrovni souborů VHDL, a je tam jen tento jeden DCFIFO součástí této nejvyšší úrovni souborů VHDL. Já před simulace Modelsim, výsledek je OK. Po realizaci návrhu na Cyclone zařízení rodině II, já po simulaiton od Modelsim také. Nicméně, po výsledku simulace má nějaké problémy. Za prvé, první slovo po "rdreq" aktivní trvá 2 "rdclk" hodiny. Za druhé, po "rdreq" neaktivní a opět aktivní, jeden datový ztrácí. Já to samé. kromě Cyclone, Stratix rodina zařízení, po simulace je dobrá. Tak nevím Důvody, proč si pro tyto problémy. Kdybych ignorovat problém, dávka LPM DCFIFO dobře na aktuální Cyclone rodiny zařízení II. Jakýkoliv pomoci chtěl bych být ocenil!