Problémy v FPGA v rámci životního prostředí Xilinx

[richardyue]

Ahoj, poslanci,
V software Xilinx, poté, co jsem zkontroloval syntax, bude to show "vytvořit post-synthesis simulačního modelu".Co to znamená post tady?Slovo post-i výstupy v "post-překladu simulačního modelu", "post-map simulační model" atd. Nemám ponětí, proč ji potřebujeme, když jsme design FPGA.Kdo může pomoci vysvětlit to pro mě?Díky předem.

 

[tkbits]

Prefix "post" znamená "po".

Post-synthesis X znamená X, který existuje nebo je provádí po kroku syntézy.

 

[echo47]

To simuluje syntezátor se výstupu, tak je to dobrý způsob, jak potvrdit, že je správně sestavit svůj HDL kódu.Můžete vytvářet post-synthesis model, simulovat, a uvidíme, jestli to stále funguje podle očekávání.

Během simulace, zobrazí se také všechny interní signály FPGA (může být matoucí) a jejich zpoždění.Tato simulace obvykle probíhá mnohem pomaleji, než je vaše původní chování simulace.