problémy Závazné Verilog porty definované jako struct

[igorloi]

Ahoj všichni

Mám jednoduchou otázku o struct v Verilog.V mém hierarchický návrh sub-modulů nějaké vstupní a výstupní porty jsou prohlášeny za structs.V horní modulu jsem se snažil připojit submoduly porty (které jsou definovány jako struct), pomocí signálu stejného typu struct.Problém je v průběhu simulace, takže když jsem se spustit příkaz vsim jsem níže chybu

Typ spojení je neslučitelné s port (xxxxx): struct / Evropské unie typy musí souhlasit.
" so the problem I think is the port binding.

Já vím, že "structs a odbory může být přiřazen jako celek. Mohou být předány prostřednictvím úkolů / funkce / porty jako celek",
takže problém myslím, že je port závazné.Tady nějaký kód z submodul a top modul

typedef struct (
logiku;
logika b;
Bus);

Modul top ();

bus my_bus;

submodule_1 DUT_1 (..... my_bus (my_bus), ....)
submodule_2 DUT_2 (..... my_bus (my_bus), ....)
endmoduleModul submodul (...., my_bus, ... ...);

bus my_bus vstup;

etc etc ....
....

endmoduleExistuje nějaký zvláštní způsob, jak bin struct přístavu v Verilog nebo je tam ke střetu s názvy?Snažil jsem se syntetizovat design a Design kompilátor pomíjeli mi varování, tak si myslím, že je sintax otázky týkající se ModelSim.Jakýkoliv návrh?

Díky moc

-
IgorPřidáno po 51 minutáchokud top-modul a sub-modulu jsou deklarovány ve stejném souboru zmizel problém.I dont pochopit, proč.