Problem s konverzi design do ASIC v LEDIT

[Vonn]

Ahoj kluci, jsem navrhl digitální DLL pomocí FPGA Adv.a chtějí převést můj návrh na ASIC.Mám soubor EDIF výstup z FPGA ADV.a vstup je na nástroj LEDIT.Problém je, že je to moje první čas se tím zabývat LEDIT.
Snažila jsem se místo a debakl, ale když jdu do mapování okna (Nástroje -> SPR -> Místo a raut -> netlist buňky mapování) Nevím, jak to udělat mapování z čistého seznamu buňky jmen TDB buňka jména?každý subjekt může mi ruku!

 

[tarkyss]

Vaše netlist je brána úrovni nebo RTL?

 

[genmadow]

netlist je ve formě RTL

 

[amraldo]

Má někdo nějaké materiály cpncerning T-buňky v LEDIT?Jak si T-buněk pro můj návrh knihovny?Přidáno po 1 minuta:Má někdo mít materiál o-buněk T?jak realizovat svůj vlastní T-buněk v ledit?

 

[genmadow]

Ahoj, mám edif soubor vyvážených z lionardospectrum pomocí vzorku technologie souboru SCL05u ...
kdy jsem ledit místo a trasa nemohl jsem udělat mapování z mé buňky jmen v. TDB (Tanner databáze) souboru ...
může kterýkoli subjekt pomozte mi plz:!:

<img src="http://www.edaboard.com/images/smiles/icon_exclaim.gif" alt="Zvolání" border="0" />thanxxx