Programovatelné cyklus Clk signálu

[Edward_2288]

Ahoj,

Chci design programovatelný pracovní cyklus hodinový signál, založené na 32kHz referenční hodiny.programovatelný pracovního cyklu hodinový signál ha
s frekvencí 1 kHz.pracovního cyklu se může měnit v horizontu 5%, tj. 5%, 10% ...95%.

tak někdo má nápad s minimální hardwarové omezení.
thanks.if je to možné, můžete zobrazit Verilog kódu tohoto modulu.

 

[eda_wiz]

bez PWM jádro je k dispozici zde.
http://www.opencores.org/projects.cgi/web/ptc/overview

 

[Edward_2288]

Je nějaká zjednodušená verze Verilog kódu?I cant opravdu rozumím.thx

 

[JesseKing]

zdálo snadné,
ale váš odkaz ČLK není vhodné

 

[skyismylimit]

Velitel hodiny u které chooosing musí být dostatečně vysoké, aby generovat všechny možné pracovní cyklus ...

myslíte, že někteří pult logiky by vyřešila práce ...