V
vinodkumar
Guest
Ahoj, IAM nemohl dostat výstup signls v objektech, křivky pro Verilog v qsim, pro jednoduchý písemný kód je uvedeno níže:
Modul ffpos (CLK, d, q);
vstup CLK;
vstup d;
výstup q;
reg q;
Vždy @ (posedge CLK)
začít
q <= D;
konec
endmodule
Je nějaká chyba v písemné části kódu, ale iam dostat se vše dobře VHDL.wht by mohl být důvod.
Modul ffpos (CLK, d, q);
vstup CLK;
vstup d;
výstup q;
reg q;
Vždy @ (posedge CLK)
začít
q <= D;
konec
endmodule
Je nějaká chyba v písemné části kódu, ale iam dostat se vše dobře VHDL.wht by mohl být důvod.