RAM Nápověda - kód vysvětlení potřebné

[vinothvon]

Dostal jsem tento kód ze sítě pro RAM ..

 modulu ram_sp_sr_sw (CLK, / / ​​Clock Input adresu, / / ​​Adresa vstupní data, / / ​​data obousměrně CS, / / ​​Chip Vyberte si, / / ​​Write Zapnout / Čtěte Zapnout OE / / Output Enable), parametr DATA_WIDTH = 8; parametr ADDR_WIDTH = 8; parametr RAM_DEPTH = 1

 

[Jack// ani]

reg [DATA_WIDTH-1: 0] mem [0: RAM_DEPTH-1];

 

[vinothvon]

Díky za které pomáhají Bro .. 1.

 Variabilní reg a mem jsou definovány, která je 8 bit.

je zápis proměnné? 2.is je možné přiřadit dvě věci, bez čárky?

 reg [DATA_WIDTH-1: 0] mem [0: RAM_DEPTH-1]

3. Musím vysvětlit, operaci, která se děje pod tímto

 Vždy @ (posedge ČLK)

pro prohlášení (vždy) .. Jsem tu nový, Mohu se zeptat nějaké hloupé otázky, doufám, že vy nebude vadit, že ..

 

[shanmugaveld]

1. Reg. bude sloužit k uložení hodnot. 2. Není schopen pochopit váš dotaz. použití uvedené v kódu 2 "znamená 2-rozměrné pole". 3.Enter bloku vždy při pozitivní hrana hodin.

 

[bapodradhairyab]

1. řádek, který požádal je registr obsahuje pole, která infered jako paměťové pole ... 2. Ne, není možné přiřadit dvě reg, nebo drát data typu se čárkou. dvě věci, co pro tebe znamená?? Tu první závorka obsahuje délky evidence a druhá závorka obsahuje hloubku registru nebo paměti ... 3. Vždy @ posedge CLK znamená to, co vůbec v tomto bloku se provádí, když posedge hodinových dochází stejně jako všechny flip flop, ... Například pokud jste psal q

 

[vinothvon]

Nápověda úžasné lidi, díky za to .. na třetí otázku jsem věděl, že něco vždy sdělení, ale i třeba fungování linek po to, že je, začít: MEM_WRITE if (cs & & jsme) začít mem [adresa] = data; end end začíná: MEM_READ if (cs ! & & & & jsme OE) začít data_out mem = [adresa] End If CS a máme povoleny, pak to, co dělá oe? Také co se délky a hloubky paměti znamená?

 

[microKernel]

Začnu od první příspěvek.

reg [DATA_WIDTH-1: 0] mem [0: RAM_DEPTH-1],

To prohlašuje paměti. ADDR_WIDTH je 8, takže RAM_DEPTH je 256, takže toto prohlášení prohlásí paměť 256 bajtů.

Variabilní reg a mem jsou definovány, která je 8 bit.

To je nesprávné.

přiřadit data = (cs & & & & OE! Máme)? data_out: 8'bz,

Když se CS a oe povoleny a my ins't pak čteme paměti. Údaje budou mít hodnotu čtení z paměti určené adresu a my se ujistit, že jsme to reset zaregistrovat předtím, než dělat to.

Vždy @ (posedge ČLK)

Ostatní lidé dávají pěkné vysvětlení. Myslím si, že jsou zmateni etiketách těchto bloků, tj. MEM_WRITE a MEM_READ, jinak blok komentáře se citovat i vysvětlující.

 

[pini_1]

Tato stránka obsahuje odkazy na některé paměti VHDL model, který jsem použil pro simulaci (i Verilog a VPI). http://bknpk.no-ip.biz/my_web/MiscellaneousHW//memory_hdl_models.html

 

[vinothvon]

Díky za pomoc kluci ..