reg.: včetně knihoven, aby design při sestavování s m-sim

[kalyansrinivas]

Ahoj přátelé
Právě jsem přesunula z VHDL do Verilog. Ve VHDL jsem jen patří můj unisim, simprim, Xilix-Core lib pomocí jednoduchého příkazu
KNIHOVNA SIMPRIM;
USE SIMPRIM.COMPONENTS.ALL
na můj design.Nemusím complie tyto knihovny do mého pracovního adresáře je to jen nutné zahrnout knihovny v m-sim a volat pomocí výše uvedeného prohlášení

Ale v současné době Verilog jsem sestavování všechny mé libs do pracovního adresáře a práce dir je čím dál objemného se všemi sestavit knihovny. Prosím naznačují mi tak, aby nedošlo k kompilovat všechny tyto k mé práci lib

 

[kvingle]

lékem je stejný jako jsem vám řekl dříve ....
http://www.edaboard.com/viewtopic.php?t=298490&highlight =

jen poskytovat Verilog a zvláštní arch parametry compxlib.Tak že to bude sestavovat pouze konkrétní zařízení, arch a verliog moduly.

 

[kalyansrinivas]

Ahoj kvingle děkuji vám za odpověď, ale jeho ne o kompilaci knihovny C: \ Modeltech_6.1 \ win32pe své, když jsem vytvořit projekt v model-sim jsem v současné době sestavování Verilog soubory a také knihovny (U-sim, simprim, x -corelib) do mého pracovního adresáře (pracovní adresář, když jsme se vytvořit m-sim projektu), další moudrý M-sim otázky mě chyba, že to couldnt najít definici primitiv

ale ve VHDL nebudu použity k sestavení knihovny do práce jsem použil příkaz
KNIHOVNA SIMPRIM;
USE SIMPRIM.COMPONENTS.ALL
bude ping pro knihovny, které jsou v C: \ Modeltech_6.1 \ win32pe

 

[baalaa]

Dobrý den, Kalyan

I když používáte VHDL musíte sestavit simprim a unisim knihovny přestože se vám ping to.

libraries, so compiling simprim and unisim libraries should be done for once for each and every project.

Každopádně různých projektů bude muset odlišné adresářové struktury a různé práce
knihovny, takže sestavování simprim a unisim knihovny by mělo být provedeno jednou pro každý projekt.