registrace ADC data o pádu hodiny hraně

[sweethomela8]

Jsem pomocí Xilinx FPGA Spartan a chcete napsat nějaký VHDL, kde mohu zaregistrovat výstup (10 bit) na ADC.I nepřetržitě hodiny ADC na 50MHz a zbytek FPGA běží na náběžnou hranu na 50MHz hodiny, chci mít možnost zaregistrovat ADC data na sestupné hraně na hodiny k zajištění stability dat.Jak je to možné udělat jednoduše?

Mám nějaké registry hodiny údaje o sestupnou hranu a pak náběžné hraně logiku registr těchto registrů na náběžnou hranu?

Díky předem.

 

[rakko]

Můžete to udělat, nebo jiným způsobem jsem se zdát ADC dodavatelů udělat, je využít pozitivní okraj propadne na poslední fázi ADC, ale dát určitým zpožděním prvky po těch posledních flip flopy.Tímto způsobem váš výstup je odlepil od hodiny hrany a jiní mohou používat náběžné hraně obvody také zachytit vaše data.Další výhodou této metody je, že vaše koncový uživatel bude mít více než 1 / 2 hodiny po dobu nastavení marže, která se hodí v případě, že váš ADC nemůže být uveden ve stejném okolí jako zákazník rozhraní.

 

[anoop12]

Já bych raději registrovat údaje o klesající hraně Read Enable (obvykle aktivní low) signálu ADC z FPGA.Můžete použít státní stroj na to.

 

[obměňovat]

Jaká je přesná stopování systém?to by mohlo být nejlépe využít DCM jako nula-delay hodiny buffer.Odtud si můžete vybrat při provozu systému na kterékoli fázi-posunul hodiny.Tato metoda má výhodu, že hodiny-na-out z ADC, a vstup do Clk (ze systémových hodin) a další zpoždění jsou do značné míry odstraněny.Tato instalace vyžaduje ADC poslat výstup hodiny na FPGA.

to ještě mohlo být užitečné podívat se na DC přepínání datasheet aby zjistili, co setup / drží marže na Vámi zvolené hodiny režimu.

To může být ještě lépe využít DCM jako nula-delay buffer v systému-sync věci, jak vstup do světové hodiny zpoždění může být několik nanosekund.

Na konci, Spartan měla mít IDDR registry.s těmito službami, můžete si vybrat mezi rostoucí / klesající snadno.