Rozdíl mezi datového toku a behaviorální model v Verilog?

[deepa1206]

Může někdo vysvětlit rozdíl mezi datového toku a behaviorální model v Verilog ..jsem hledal na internetu, a přístav byl schopen najít konkrétní odpovědi.

díky

 

[Opálení]

deepa1206 napsal:

Může někdo vysvětlit rozdíl mezi datového toku a behaviorální model v Verilog ..
jsem hledal na internetu, a přístav byl schopen najít konkrétní odpovědi.díky

 

[deepa1206]

Děkuji vám Tan.Chtěl jsem na několika příkladech, a viděl jsem, že jen "přiřazení" výkaz je primárně používán v toku dat modelu.Znamená to, že toku dat nelze použít pro sekvenční chování?

 

[Opálení]

Svým způsobem si můžete říct, že to nemůže být sequential.Because datového toku je logické representation.You lze říci, je, jak definovat rovnice ve VHDL format.so jste dont vyžadují clock.If jste dont potřebovat hodiny není místo pro sekvenční obvody.