E
ericzhang
Guest
V mém design, delayline je navržen jako invertor řetězce s programovatelnými
vůle čepice zatížení.
SZP zatížení je NMOS: brána je připojena k hodiny, je bulk připojen na zem,
mozků "a zdroj je zapnut mezi pozemními a VDD.
Nyní čip výsledek testu ukazuje zpoždění je menší, než simulace ukazuje, jak.
Design je na UMC 0,13 technologii.
Dvě otázky:
1.Is model UMC není přesný v některých stavu?
2.Can i získat více správný výsledek varactor model používat?
Díky!
vůle čepice zatížení.
SZP zatížení je NMOS: brána je připojena k hodiny, je bulk připojen na zem,
mozků "a zdroj je zapnut mezi pozemními a VDD.
Nyní čip výsledek testu ukazuje zpoždění je menší, než simulace ukazuje, jak.
Design je na UMC 0,13 technologii.
Dvě otázky:
1.Is model UMC není přesný v některých stavu?
2.Can i získat více správný výsledek varactor model používat?
Díky!