Rozložení problémy v kondenzátoru pole

[liushaotao]

Jsem pracující na 12-bit SAR design ADC, ve které jsem využít kondenzátoru pole stavět DAC bloku.Všechny simulace funguje dobře ve schématu simulací.Nicméně, když jsem se po rozložení simulace na bloku DAC, výsledek je velmi špatná.V bloku DAC, potřebuji několik přepínačů pro kontrolu kondenzátor DAC.Když jsem se připojit přepnout do kondenzátoru pole v uspořádání, výsledkem je velmi špatná, ale když jsem test
kondenzátor sám, funguje to dobře.Může někdo mi problém?Kondenzátor I použití je cploy 1pF, vypínač I použití je NMOS, 0.4x0.35 (minimální velikost), budu používat AMS 0,35 proces.

 

[keith1200rs]

Bylo by užitečné vědět, co je "velmi špatné prostředky".Je to nepřesné nebo glitchy například?Líbilo se vám úvodní simulace použití kondenzátoru model, který zahrnoval kapacitní k podkladu?

Keith.

 

[diemilio]

Jaký druh topologie používáte?Máte nějaké "series" kondenzátory v obvodu?nebo jsou z nich odkazuje na zem?

diemilio

 

[vejce]

Možná budete muset oddělit digitální signál ze společné zemědělské politiky.a mnoho stínění potřeba v poli.

 

[liushaotao]

diemilio napsal:

Jaký druh topologie používáte?
Máte nějaké "series" kondenzátory v obvodu?
nebo jsou z nich odkazuje na zem?diemilio

 

[keith1200rs]

Myslím, že bych potřeboval vidět okruhu & přednostně některé výsledky simulace.Kapacita je poměrně vysoká a spínací tranzistor docela malé, takže jsem zvědavý, jestli tranzistor je příliš malá, v závislosti na rychlosti přepínání?

Keith.

 

[liushaotao]

Problémy vyřešeny!Je bcoz i použití ploy1 jako společná deska pro připojení k výstupu.Paracitic kapacitní mezi ploy1 a substrát je velmi velký.Pro AMS 0,35, poměr poly1 kondenzátoru a paracitor kondenzátor je asi 7 / 1.Takže celková paracitic compacitance přidán do výstupní port je přes 3PF pro můj návrh, který způsobil velmi v dostatečnou přesností problémy.Děkujeme všem,