RTL k bráně úrovni

[sc266]

Nazdar!všichni,

Jsem nováček v ASIC.Mohu vidět bránu úrovni pomocí NCVerlog a IUS z Kejdens?Důvodem je to, že chci layout jednoduchý flip flop po Píšu verilog a simulovat pomocí NCVerilog, zkontrolujte logiku, ale nemůžu najít ani vidět bránu úrovni tak, aby rozložení.Může mi někdo správné, pokud jsem špatně oe, která by měla jsem potřebu jít na cíl?
Díky

 

[pintuinvlsi]

RTL brána úrovni se provádí souhrnné nástroje, jako jsou DC kompileru.Opět v FPGA nástroje můžete vidět na bránu RTL úrovni.Dokonce myslím, že pokud máte Modelsim tam můžete vidět.

Doufám, že tato odpověď vaše dotazy.

Pozdravy,
pintuinvlsi

 

[alok_msh]

Máte-li novas designu.Debussy / Verdi lze také použít k získání schematické znázornění založené na RTL

 

[sc266]

Nazdar

Je synopsys_VCS nebo primetime může vidět brány z úrovně RTL?Která verze je kompatibilní se Synopsys kadence IC5141?

Díky

 

[avimit]

Vážení milí,
pls můžete rozpracovat: co myslíte tím "vidět"
Také tento odkaz vám mohou pomoci:
http://www.aviral.co.uk/fgrad.html (podívejte se na úvod do digitálních ASIC designu na této stránce)

 

[funzero]

Modelsim schemetic můžete prohlédnout v jeho nástroj

 

[satyakumar]

Ahoj sc266,
V ASIC toku RTL k bráně přeškolovacího probíhá prostřednictvím Synopsys designu překladač, tento krok je nezbytný, když u chtít udělat layout pro svůj design.A simulátorů na bráně úrovni lze použít pro to načasování simulace, pro prohlížení schematického simulátoru není nutný.V DC se bude zobrazovat kompletní schematickém vašeho návrhu interms na bránu to.
Xilinx také ukáže bránu úrovni, ale její cíl implimentation je pouze v FPGA.
Doufám, že tento jasný vaše pochybnosti.

pozdravy
satyakumar