S kombinačních logických z taktovaný procesu (VHDL)

[ars-vita]

Ahoj všem!

Má někdo nějaký nápad ohledně následující otázku: Jak to bude mít vliv na výsledek design, kdybych se kombinačních logických z taktovaný procesu?Jaké jsou rozdíly v syntéze?

Porovnejte následující dvě implementace počítat zaregistrovat jako příklad.

První provedení se navíc uvnitř taktovaný proces:
Kódrocesu (CLK, nRESET)

začít

pokud nRESET = '0 ', pak

COUNT <= (Ostatní => '0 ');

elsif CLK'event a CLK = '1 'pak

pokud enable = 1 'pak

COUNT <= COUNT 1;

end if;

end if;

ukončení procesu;

 

[Fvm]

Tam je malý rozdíl mezi použitím explicitní hodiny umožňují (první konstrukci) a přiřazení konstantní hodnotu (druhé konstruovat).V rozsahu, syntéza výsledek může být mírně odlišné v závislosti na zúčastněných hardware funkce a nástrojové preference, ale podobné jako tak.

Dal bych přednost první postavit pro to lepší čitelnost.