S
shitansh
Guest
Ahoj,
může někdo poskytnout nějaký materiál, nebo docs souvisejících s nízkými ASIC RTL design moc.
V mé potřeby, musím pracovat na nízký výkon RTL design, kde, musím instantiate nějakou moc domény přechod buňky ve stávajících RTL a napsat omezit soubor pro VCS (synopsi simulační nástroj) pro jednání řádné ověřování těchto buněk.
Čekám na Vaši odpověď,
Díky,
Shitansh Vaghela
může někdo poskytnout nějaký materiál, nebo docs souvisejících s nízkými ASIC RTL design moc.
V mé potřeby, musím pracovat na nízký výkon RTL design, kde, musím instantiate nějakou moc domény přechod buňky ve stávajících RTL a napsat omezit soubor pro VCS (synopsi simulační nástroj) pro jednání řádné ověřování těchto buněk.
Čekám na Vaši odpověď,
Díky,
Shitansh Vaghela