schematický zatížení??

[vikrant.eda]

Pokaždé, když je třeba psát žádný program, pokud chceme logické zařízení fungovat jako náš požadavek ..... můžeme nahrát přímo schéma naší FPGA nebo CPLD .. pokud je to možné, jak to udělat??

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Otázka" border="0" />Než v předstihu ....

 

[Iouri]

použití schématu vstup místo VHDL / Verilog

 

[echo47]

Které FPGA / CPLD zařízení používáte?

Někteří FPGA / CPLD vývojové nástroje poskytují schématu vstupu, ale většina inženýrů kteří přešli na HDL, protože je obecně mnohem snazší a rychlejší.

I když použijete schéma vstupu, budete pravděpodobně nelze používat svůj starý projekt schémata.Ty by pravděpodobně třeba vytvořit nové schéma pomocí knihovny komponent (čítače, obvody, vrata, registry, atd.), které předkládá vývojové nástroje.