sekvenční a kombinační logiky v VHDL

[Alles Gute]

V kódu VHDL, musíme oddělit sekvenční a kombinační logiku, kód bude jinak obsolutely být unsynthesizable.
Je to správně?

 

[Illico]

Můžete smíšené kombinační (AND nebo ne ...) a sekvenční (CLOCK proces) v kódu VHDL.

 

[nand_gates]

Špatně!
Jeho správné kódování praxi oddělit sekvenční a kombinační logiku, ale
i když je mix kód bude syntetizovatelné.

 

[arunragavan]

ive Nahrál několik ppts reg následující a kombinace ckts.
Omlouváme se, ale musíte přihlásit a prohlížet tuto přílohu

 

[sarath51]

Myslím, že je lepší kódování praxi nutné, aby sewuential logiku a kombinační logoc oddělené.Některé zkušené kodéry doesnt líbí myšlenka, jak jejich kód se stává redable zkuste klub je spolu vhodně

 

[Ace-X]

Můžete snadno míchat dohromady.Někdy, struktura vašeho programu bude stále jasné, s kombinovaným typem definice.Také bude jednodušší pro syntezátor k optimalizaci kódu.Například, pokud chcete definovat jednoduchou výbavu s pamětí na výstupu, myslím, že tato konstrukce:
Kódroces (CLK)

BEGIN

IF (clk'EVENT AND CLK = '1 '), pak

C_latch <= A B;

END IF;

Ukončit proces;

 

[afnam]

Oddělující sekvenční z compinational logiky usnadnit syntézou, a učinit z něj easyer sledování a ladění kódu.

buď pomocí techniky, design bude vaše být synthesisable.

 

[shakalaka]

Nesouhlasím s vámi Gute ...
jeden může mít kombinační obvod ... a sekvenčních obvodů .....
ale to vše závisí na konstrukčních požadavků .... kombinace kombinačních logických a sekvenčních logických je syntetizovatelné .....

 

[crazy_man]

Ne.To přece není věc ....

 

[Amarnath]

Ano, souhlasím s NAND hradla. když u syntetizovat svůj kód u by měl být schopen ciscern, zda u dostali správné výsledky, nebo ne inspection.so li u samostatné váš kód a používat správné kódování postupy, jako např. nepoužívá proměnné v taktovaný procesů a také kód tak, aby zbytečně muxes nejsou vyvodit ur design by měl být prefectly syntetizovatelné.

jde o
Amarnath