Sekvenční FIR filtr Verilog, provádět výpočty všech 64

[hrishi24h]

Dobrý den, mám 64-paralelní vodovodní FIR filtr navržen v Verilog. a já chci převést do sekvenční FIR filtr, tj. chci provádět výpočty na všech 64 jeden celek MAC. Vzal jsem si 64 společně efficients a násobí se se vstupem vzorku pomocí cyklu for, ale nefungovalo to. Jsem nový Verilog. Ví někdo, jak na to? Díky, Hrishi

 

[vipinlal]

Budu mluvit z místa VHDL pohledu. Nepoužívejte pro loop.I, že pokud si MAC operace uvnitř vždy prohlášení, pak by mělo syntézu pouze jednu MAC. Místo toho, aby za použití smyčky ", pokud" prohlášení o tom provozu 64 krát. Zkontrolujte, zda odkaz (Související VHDL ..) http://vhdlguru.blogspot.com/2010/03/how-to-do-clocked-for-loop.html - Vipin http://vhdlguru.blogspot.com/

 

[hrishi24h]

Děkuju mnohokrát. Jeho práce a já jsem dostal nápad stejně.