sigma delta ADC

N

Naomi

Guest
může někdo mi říct, co přesně decimation filtr je?a můžeme design decimation filtr v CMOS nebo pouze s DSP?
co je míněno undersampling?
být zavázán u

 
může u navrhnout nějaké e-knihy na toto téma, prosím .........

 
Používáte-li v sigma-delta modulátor komparátorem (= 1 bit hloubka), OutputStream přináší pouze jediný bit dat.Vzhledem k převzorkování máte informace, například 1024 bitů dlouhý.Tak musíte průměru OutputStream v čase, a to je při dělení.Existuje mnoho realizace a často musíte mít klesnout o sinc (= hřeben-, průměr-filtr), v úvahu design.Je to s největší pravděpodobností FIR filtr vzhledem k lineární fáze = konstanta skupiny zpoždění.

Tyto filtry jsou snadno realizovat pomocí kaskády int a diff!

Kromě toho je význam slova UNDERSAMPLING vyplývá ze skutečnosti, že jste snížit četnost odběru vzorků jako v našem příkladě: 1bit (v) 10 * Fs až 10 bit (at) Fs

 
Dobrý den pane

Velice vám děkuji za odpověď jsem mohl hned pochopit, jak filtr pracuje decimation.

Jak jste řekl, že je snadné implementovat hřebenový filtr s kadencí můžete mi prosím navrhnout mi, jak proced, že v cadence.can mi dát jakékoliv referece pro které, jak jsem mohl zjistit, že pouze pomocí DSP provádění.

být zavázán u dokonalý mnoho

 
Máte MAT * LAB?Tam je dost, například v symulink o Delta modulace Sigma, dělení a etc.Tam můžete vidět velmi "grafické"

 
U lze použít MATLAB pro generování co-efficients pro dělení filtr ...kvantovat to ... a použít je v paměti FPGA ....nebo nowdays ready made nástroje jsou k dispozici také, kdo bude vytvářet co-efficients ..roztrhl ve vnitřní ROM s FPGA a vytvářet plné VHDL prog také .....Tyto nástroje jsou zdarma.

 
Naomi napsal:

Dobrý den paneDěkuji moc za odpověď jsem mohl hned pochopit, jak funguje decimation filtru.Jak jste řekl, že je snadné implementovat hřebenový filtr v kadenci můžete mi prosím navrhnout mi, jak proced, že v cadence.can mi dát jakékoliv referece pro které, jak jsem mohl zjistit, že jen pomocí DSP provedení.být zavázán u dokonalý mnoho
 
Jak dokončit uspořádání modulátoru (1-bit) a také decimator je provedeno pro výrobu IC?

 
santhoshv78 napsal:

Jak je kompletní rozvržení modulátoru (1-bit) a také decimator udělat pro výrobu IC?
 
Zde je Vícefázový Dělení FIR filtru v Verilog
Omlouváme se, ale musíte přihlásit a prohlížet tuto přílohu

 
eda4you napsal:

Nicméně, Matlab má ve své R14 nástroj s názvem filtr HDL Designer -> gererates automaticky synthesiable kód!
a addittional testbench.
 
Možná, že tento článek vám pomůže
Omlouváme se, ale musíte přihlásit a prohlížet tuto přílohu

 
neocool napsal:eda4you napsal:

Nicméně, Matlab má ve své R14 nástroj s názvem filtr HDL Designer -> gererates automaticky synthesiable kód!
a addittional testbench.
 
Děkuji vám kluci za pomoc ..
Mám hodně informationt s vámi všemi pokyny.

 
Pro tuto decimator si můžete přečíst v jedné knize DSP od Steve Smith

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top