signálu a variabilní .... v Verilog

[Guru59]

hai.

Jsem nováček v verilog.i potřebují vědět, jak prohlásil SIGNAL a proměnné v Verilog ...

díky předem

 

[aji_vlsi]

Guru59 napsal:

hai.Jsem nováček v verilog.i potřebují vědět, jak prohlásil SIGNAL a proměnné v Verilog ...díky předem

 

[Sky High]

hi guru59,

V Verilog, zda volba je signál, nebo variabilní, závisí na:
(1) drát nebo reg je používán
(2) vždy, nebo přiřadit je používán

Například, proměnná bude vypadat takto:
reg Y;
Vždy Y <= 1;
/ / Toto se nazývá Non Blokování Procesní Zadání údajů.
/ / Ale je to jen možné, v první oznámení.
/ / Stejně tak je proměnná může být použita pouze v rámci prohlášení procesu.

Například, signál by vypadat takto:
drát n;
přiřadit n = 1; / / Všimněte si, že drát se používá pouze pro nebo InOut.Nikdy pro výstup, protože drát je určen pro čtení, ne objemem, zapsané pro výstup.

Případně,
reg Y;
Vždy @ (posedge hodiny), Y = 1;
/ / V tomto případě, reg je výstupní signál, který je registrováno nebo západkou.

 

[Guru59]

Díky za které aji a Sky High ........

Má někdo z vás může nahrát jakýkoli materiál, týkající se blokování a non-blokování prohlášení .............

 

[anishrai]

Hledat knihu "Verilog HDL ... průvodce digitální design a syntéza" od Samir palnitkar ...... jeho dobrou knihu ...