Simulace obvodu s Xilinx nadace 4,1

[OvErFlO]

Jak mohu simulaci obvodů s Xilinx nadace 4,1?(Není žádný balíček)
Pamatuji si, že v Fondation 2,1 existuje ...Jak to udělat?

*****************************************
Prosím, neodpovídejte pokud jste užitečné informace doplnit o tento post.Díky

 

[knavekid]

Potřebuješ něco jako Model * Sim jít s ním.To je součástí Nadace * ručení ISE 3.1i a 4,1, ale to přijde na samostatném CD.4,1 ISO CD by neměla to.Pokuste se najít režimu * lSim ISO a jít od toho.

 

[OvErFlO]

Mám mod * EPS * im 5,5 SE a PE, ale to nemá čip xi * li * nx ....Můžete mi pomoct ...Tnx ...
Vím, že verze XE, ale je to ippossible fint, že ...

 

[OvErFlO]

Mám mod * EPS * im 5,5 SE a PE, ale to nemá čip xi * li * nx ....Můžete mi pomoct ...Tnx ...
Vím, že verze XE, ale je to nemožné, fint, že ...

 

[Froed]

používat jakékoliv ModelSim verzi máte.

simulovat Gate-úrovni (tj. po Místo a trasa)

vypsat Verilog netlist.

Potom sestavit použité Xilinx-technologické v knihovně dle vašeho výběru.

Založte design s touto knihovnou, a pak můžete simulovat

 

[ElekPK]

Použila jsem Xilinx Design Manager vytvořit VHDL souboru a použité ModelSim simulovat bráně úrovni design

Vyberte Design -> Volby -> Simulace -> Generic VHDL
Pak zvolte Upravit Volby -> Simulace dat Options -> VHDL.Zkontrolujte, zda korelují Simulace dat na vstup Design
Simulace netlistu name = jméno VHDL souboru má být generován (např. timesim.vhd)
Nyní máte VHDL soubor musíte také důležité soubory, které lze najít v adresáři xilinxvhdlsrcsimprims.Make knihovna simprim v ModelSim (vlib simprim) a kompilovat simprim_Vcomponent.vhd, simprim_VITAL.vhd a simprim_Vpackage.vhd na tuto knihovnu.Nyní můžete simulovat brána úroveň designu.