Simulace problémů s veilog-

H

hustwill

Guest
Napsal jsem chování model VCO pomocí Verilog, a pak vytvořil simbol. Pak jsem vytvořil simulační schéma pro simulaci VCO v Cadence skladatel. Když jsem simulace s přízrakem, nevím, jak nastavit model knihovny, tak jsem to prošel. Když jsem se simulovat, simulátor řekl, že "Nelze otevřít ahdlcmi modulu knihovny." Nevím, jak to vyřešit, může mi někdo pomoci? Je tu někdo má nějaké materiály o Verilog-simulace? mohou sdílet se mnou? Pokud je OK, prosím, zasílejte na adresu: william8542@gmail.com
 

Welcome to EDABoard.com

Sponsor

Back
Top