snížení subtate odporu v rozložení

S

sonica

Guest
ahoj Jsem nový layout, může mi někdo říct, proč musíme snížit odpor substrátu

 
Pro digitální design, doufáme, že substate svázat VDD / GND.Nicméně, pokud substate má velký odpor, je IR-drop z dobře-Tap na zařízení hromadné uzlu, která způsobí, že tělo-efekt a vliv na zařízení výkon.

 
Chcete-li zabránit latchup problém, raději mít menší odpor podkladu s ohledem na konkrétní MOS.

 
ahoj

Pokud se bude votage poklesu odčítání, může to způsobit západky směrem nahoru nebo subjekt účinek nebo vypouštěcí indukované napětí snížení problém.

proto je nutné udržovat odčítání odporu nižší, aby se zabránilo tento nežádoucí účinek.

Jeden způsob, jak snížit odečíst odpor je vysoký doping v odčítání, ale tímto způsobem leackage současným problémem se zvýší, takže to není recomanded.

Dalším způsobem, jak udělat, je tolik jako odposlech.

I když si nejsem jistý, ale některé firmy používá increamental doping profil odčítání k dosažení tohoto nebo na křemík na izolantu myslím, že hiph doping bude pracovat, protože není žádný důvod leackage současných zařízení je na izolační vrstvu.

HTH.

 

Welcome to EDABoard.com

Sponsor

Back
Top