snížení využití zdrojů - AES FPGA

[deepamj]

i hav VHDL kód pro AES šifrování a dešifrování, který běží pokuta za chování simulace.Většina částí algoritmu jsou realizovány pomocí vzhlédnout tabulky.syntéza dál běží ...................Po dni čekání to mám syntetizované, ale plátek LUTS byly overutilized.

podobně jako software, hardware je tam jakýkoliv prostředek, aby se uvolnily a opětovné použití některých zámků, jakmile svou původní funkci, se děje?

pl někdo odpověď

 

[Syswip]

Ahoj deepamj,

První snaží zmapovat vaše LUTS (AES SBOXes) na FPGA RAM se sníží logiku.Pokud to nepomůže, můžete vždy optimalizovat AES jádro.
Můžete design 10, 20, 40 ...takt jádra závisí na vašem výkonu.

Bests,
Tiksan
http://syswip.com

 

[deepamj]

HELO tiksan

Děkuji za odpověď.

Jsem nováček v FPGA.mohou u komplikované, co se skrývá pod pojmem "mapování LUTS do RAM" a 10,20,40 .... CLK cyklu jádro.
. To bude užitečné

naděje na odpověď

 

[tariq786]

Klobouky dolů na vás tiksan pro váš blog a sdílení ověření ips

 

[Syswip]

Jsem opravdu rád, kdyby někdo našel můj blog užitečné

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />Děkuju mnohokrát

<img src="http://www.edaboard.com/images/smiles/icon_exclaim.gif" alt="Zvolání" border="0" />

 

[tariq786]

Deepa, musíte kód sbox takovým způsobem, že RAM na FPGA dostane dovodit, nebo instantiate RAM na FPGA a používat jej pro program sbox.Zde je jeden odkaz, který by mohly být užitečné pro start

http://www.dilloneng.com/documents/howto/ram_inference

Google vyvodila blok ram FPGA

 

[Syswip]

Ahoj deepamj,

To je AES VHDL jádro tvoří opencores.org.To může být užitečné pro vás.
Nechtěl jsem si to vyzkoušet, takže nelze říct něco o tomto návrhu.

S pozdravem,
Tiksan
Omlouváme se, ale musíte přihlásit a prohlížet tuto přílohu

 

[AESdemo]

deepamj napsal:

i hav VHDL kód pro AES šifrování / dešifrování, které běží pokuta za chování simulace.
Většina částí algoritmu jsou realizovány pomocí vzhlédnout tabulky.syntéza dál běží ...................
Po dni čekání to mám syntetizované, ale plátek LUTS byly overutilized.podobně jako software, hardware je tam jakýkoliv prostředek, aby se uvolnily a opětovné použití některých zámků, jakmile svou původní funkci, se děje?pl někdo odpověď

 

[omara007]

Syswip napsal:

Ahoj deepamj,První snaží zmapovat vaše LUTS (AES SBOXes) na FPGA RAM se sníží logiku.
Pokud to nepomůže, můžete vždy optimalizovat AES jádro.

Můžete design 10, 20, 40 ...
takt jádra závisí na vašem výkonu.Bests,

Tiksan

http://syswip.com

 

[Fvm]

Mluvíš o velké LUTS, jak využít v uvedených AES jádra, nebo pravidelné logické prvky, které jsou implementovány jako malé 4 nebo 6-vstupní LUTS v FPGA?Ten nemůže být účinně mapovány na vnitřní RAM, obávám se.

 

[omara007]

Fvm napsal:

Mluvíš o velké LUTS, jak využít v uvedených AES jádra, nebo pravidelné logické prvky, které jsou implementovány jako malé 4 nebo 6-vstupní LUTS v FPGA?
Ten nemůže být účinně mapovány na vnitřní RAM, obávám se.