snadné čelit problem ..

[suddy72]

někdo dostal kód pro počítání 0000 až 1111, ale když se dostane na 1111, jede na 0001 místo 0000 pak počítá zase dolů, a synchrounous s hodinami.

díky

 

[VSMVDD]

BOOL y, / / nebo použití int8
int8 x;

if ((x = 0x0F )&&(! y)) (x = 0x01; y = TRUE
else (x = 0x00; y = FALSE
Naposledy upravil VSMVDD dne 27.září 2007 17:04, upraveno 1 celkem

 

[suddy72]

líto, chtěl říci ve VHDL.

Co dělám, je počítání prostřednictvím adresy a když jsem si na dno adresu dont pole chci se vrátit na adresu 0000 chci se vrátit do adresss 0001

 

[VSMVDD]

převést kód aspekt do VHDL strukturu potřebných

totéž, opravdu

 

[Kaustubh]

Modul pult (q, CLK, RST);
Výstup reg [3:0] q;
vstup clk;
vstup rst;
/ / reg p;
Vždy @ (posedge CLK nebo negedge rst)
začít
if (RST)
q <= 4'b0000;
else if (q == 4'b0000)
q <= 4'b0001;
jiné
q <= q 1;
konec
endmodule

 

[kanagavel_docs]

Opravte prosím tento kód

Modul pult (q, CLK, RST);
Výstup reg [3:0] q;
vstup clk;
vstup rst;
/ / reg p;
Vždy @ (posedge CLK nebo negedge rst)
začít
if (RST)
q <= 4'b0000;

/ / else if (q == 4'b0000)else if (q == 4'b1111)

q <= 4'b0001;
jiné
q <= q 1;
konec
endmodule

 

[master_picengineer]

Modul pult (q, CLK, RST);
Výstup reg [3] q;
vstup clk;
vstup rst;
/ / reg p;
Vždy @ (posedge CLK nebo negedge rst)
začít
if (RST)
q <= 4'b0000;
else if (q == 4'b1111)
q <= 4'b0001;
jiné
q <= q 1;
konec
endmoduleAdded po 35 minutách:Hope to help!
Nezapomeňte posunout mi pomohl tlačítka.
Díky.