Společný zdroj Jednostupňový zesilovač s PMOS diod spojených zatížení

[20tech11]

Ahoj všem, Může někdo říct, jak odpověď DC PMOS dioda připojená zátěž řidiče NMOS, dává VDD-V., pokud zanedbáme currrent Subthreshold a více než VDD-V., pokud vezmeme v úvahu současnou subthreshold? Moje pochybnost je, jako když vstupní napětí je 0, NMOS je OFF, ale výstupní napětí je VDD-V.! Jak by to mělo být? Jak není tam žádný proud, jak vout může být VDD-V.? Prosím, řekněte mi účinek subthreshold současných taky! Díky Vineeth

 

[erikl]

Můj pochyb o tom, je jako když je vstupní napětí je 0, NMOS je OFF, ale výstupní napětí je VDD-V.! Jak by to mělo být? Jak není tam žádný proud, jak vout může být VDD-V.?

"(absolutně) bez proudu" neexistuje ve skutečnosti. Napětí na připojení uzlu je stále VDD-V., a to iv případě, že proud je ve finále FA rozsahu (1e-15 ≈ elektrony 6000 / s), protože PMOS dioda je impedance "impedance zapnutí-off NMOS.

Prosím, řekněte mi účinek subthreshold současných taky!

Čtěte knihy o analogový design , např. [COLOR = "blue"] [Allen / Holberg] [/color] "CMOS analogové obvodů" David M. [COLOR = "blue"] [Binkley] [/COLOR] "Kompromisy a optimalizace v analogové CMOS Design" Behad [COLOR = "blue"] [Razavi] [/COLOR] "Návrh analogových integrovaných obvodů CMOS"

 

[20tech11]

Ahoj Erikl, Mockrát děkuji .. 1. Ale nemohu pochopit, jak to může být VDD-V.. Pokud je VDD-V., tý PMOS je ON a plné inverzní vrstva by měla být vytvořena. V dioda připojený zesilovač, jak GATE (vypouštěcí napětí oba NMOS a PMOS) napětí PMOS dosahuje až V. s 0 vstupním napětím? Jsem opravdu zmatená vysvětlit fungování obvodu při 0

 

[erikl]

1. Ale nemohu pochopit, jak to může být VDD-V.. Pokud je VDD-V., tý PMOS je ON a plné inverzní vrstva by měla být vytvořena. V dioda připojený zesilovač, jak GATE (vypouštěcí napětí oba NMOS a PMOS) napětí PMOS dosahuje až V. s 0 vstupním napětím? Jsem opravdu zmatená vysvětlit fungování obvodu při 0

 

[20tech11]

Ahoj, 2. Ale já jsem zmatená, jak bude výstup uzel má napětí vytvoří, když Vin = 0 .. Je to kvůli subthreshold aktuální? Vineeth.

Pokud vám rozumím správně, chcete studovat situaci Vin = 0 (NMOS VGS () = 0). V tomto případě, tam je jen únik proudu přes oba FET. Dioda připojena-PMOS, však nebudou mít (VGS (PMOS) = 0), protože jeho brána je spojena s její odtok, tedy 0 ≤ VGS (PMOS) ≤ V. (PMOS). VDD-V. je ne spád PMOS , ale napětí na společné uzlu podle GND. Důvodem je: | VGS (PMOS) |> VGS (NMOS) = 0

 

[erikl]

Jsem zmaten, jak bude výstup uzel má napětí vytvoří, když Vin = 0 .. Je to kvůli subthreshold aktuální?

Ano. Obvykle volal unikající proud na VGS = 0, a subthreshold proud pro 0 ≤ ≤ V. VGS.

 

[talon]

Takže mám dotaz ohledně této topologii. V textu je Razavi Návrh analogových integrovaných obvodů CMOS prokáže, že zisk je úměrný poměru overdrive napětí PMOS na NMOS. Av = | Vgs2 - Vth2 | / | Vgs1 - Vth1 | Ale pak se říká, zisk je ~ gm1/gm2, což znamená zisk je nepřímo úměrný výše. On uznává, že je paradox, ale já nevím, proč k tomu dojde, nebo co to znamená? Jakékoliv myšlenky?

 

[erikl]

Av = | Vgs2 - Vth2 | / | Vgs1 - Vth1 |

Nad rovnice ( Razavi 's (3.35), v mém vydání) znamená správně přizpůsoben W / L poměry obou tranzistorů a jejich μn / mikroprocesorem poměru stejně, vzhledem k tomu, Av = gm1/gm2 (3.36), resp. (3.37) ještě obsahuje tyto poměry. Myslím, že Razavi 's Příklad 3.3 a jeho řešení (na stejné stránce, dole) to vysvětluje docela dobře. A tady přichází matematický: [url = http://images.elektroda.net/62_1302374506.png]

[/url]

 

[talon]

Chápu vaše matematiky, ale můžete vysvětlit, proč (3.35) ukazuje, Av = | Vgs2 - Vth2 | / | Vgs1 - Vth1 | zatímco Av ~ | Vgs1 - Vth1 | / | Vgs2 - Vth2 | z (3.36) a (3.37). To je jako tvrdit, že A = 1 / A.

 

[erikl]

Pokud vracím matematický thouroughly měli byste pochopit, že obě rovnice jsou v souladu: Remíza root na poslední rovnice je uvedeno výše a dostat Razavi je rovnice (3.33): [TEX] A_v ~ = ~ - \\ sqrt {{{\\ mu_n C_ { vůl}} \\ over {\\ mu_p C_ {vůl}}} ~ \\ ~ {cdot (W / L) _1 \\ over (W / L) _2}} [/TEX]