správné RTL není získání

[ADJ]

jsme r zabývá 802,11 protokol, který se provádí v FPGA.
Chceme, aby byl implementován jako embedded systém, který bude transrecieve 16 bit data, nezávislý na jakémkoli jiném processor.we můžete prohlédnout jednotlivé RTL každého modulu, ale když program je celý syntetizován pro RTL vidíme špatně RTL.please Nápověda
Omlouváme se, ale musíte přihlásit a prohlížet tuto přílohu

 

[Renjith]

whatz syntéza chybu, která ur dostat?
nebo ru čelí prblms s napodobující UR nejvyšší úrovni entit?

 

[ADJ]

ahoj
jsme r není získání naše čtyři bloky v RTL, jak máme uvedeno v našem programu.
Zkontrolujte prosím, zda se na kód a pošlete nám správný kód.
sbohem

 

[nand_gates]

Jsem pryč koryto ur VHDL RTL a jsem si jist, že jeho ne chodit do práce!
Pokud possble bych si přál, aby ur kompletní návrh doc.Ur RTL není
Zdá se, že sledovat synchronní logiku design metodologie.nejsou k dispozici žádné hodiny
a reset vstupy!

 

[masai_mara]

Podivné, že jste volně vysílání celý kód pro vaše design mají být použity jako komerční produkt.Jste si jistý?