Strukturální VHDL kód pro SR Flip-Flop

[BlackOps]

Dobrý den, já jsem se snaží vybudovat VGA řadič. bude mít 2 10 bit až přepážek a 4 žabky. Já už mám schéma toho. teď chci napsat complete VHDL structural kód pro mé SR flip flop, prosím, podívejte se na obraz flip flop which i nutnost uvnitř mého herního. jak jsem vidět z Enocha knihy je SR flip flop just editována D flip flop, prosím, podívejte se na druhém pic. Nyní, i třeba upravit VHDL kód pro SR flip flop, ale i také třeba zahrnout asynchronní jasný signál, jak je znázorněno na první fotce, ... pro VGA řadič .. Zde je můj kód:

 - definovat fungování 2 vstupy NAND hradla LIBRARY IEEE; použití ieee.std_logic_1164.all; ENTITY NAND_2 IS PORT (I0, I1: v std_logic; O: OUT STD_LOGIC), konec NAND_2 ; ARCHITEKTURA Dataflow_NAND2 OF NAND_2 IS BEGIN O

 

[mstrcosmos]

SR a CLK? library IEEE; použití ieee.std_logic_1164.all; jednotka zapisovačů letových údajů je port (Q: mimo std_ulogic, c: Ve std_ulogic, R: in std_ulogic, S: in std_ulogic, jasně: v std_ulogic), konec zapisovačů letových údajů, architektura FDRS_arch of zapisovačů letových údajů je začít procesu (C, Clear) začít if (náběžná hrana (Clear)) pak Q

 

[FvM]

Mého názoru, jste "vynalezl" nový druh SR-flipflop - s hodinami. Nikdy jsem to předtím.

 

[BlackOps]

jsem nevymyslel nic! havent u číst knihu Enoch Hwang? ty fotky na mém příspěvku jsou od této knihy! tak? .... nějaké nápady? a co si myslíte, že u o tom VHDL kódu?

 

[FvM]

Dobrý den, OK, vidím, že SR-flipflop je používán Enocha a jinde. Zjistil jsem však, že různé implementace existují, které se liší pozorovat chování s R a S both H. Enoch říká "SR flip-flopy můžete zadat nedefinovanou stav, kdy jsou oba vstupy tvrdil současně". V constrast jeho představila obvod má dobře definované Chování dosažení prioritu pro vstup S. Altera MAXPLUS has SR-flipflop that je přepínání s S a R-jak H a kód odeslaný mstrcosmos má přednost pro vstup R. Kromě tohoto konkrétního problému, kód VHDL zdá správný. Namísto použití "strukturální" kód, který má částečné nejasné chování, bych raději jasný popis. Požadovaná priorita pro SR flipflop může být skutečně odlišné. Pomocí funkce D-flipflops musíte definovat určené logiku explicitně. SR-flipflop popis by mstrcosmos není synthesizable tímto způsobem, protože to má dvě hrany citlivé signály. Obvyklá konstrukce s asynchronouos jasnými by měl být používán místo toho. Jak již bylo řečeno, že se liší od kódu, pokud jde R a S prioritu.

 proces (C, Clear) začít if (Clear), pak Q

 

[BlackOps]

u poskytly chování kód ... Mohu použít k vybudování VGA řadič pro mé Virtex2 profesionálního čipu, s ISE? a mohu umístit ji v další .. "Header" file .. tak, že jsem zvyklý používat v hlavním kódu zdrojový řadič?

 

[kvingle]

Yes.you ji použít.

 

[darylz]

Ale je to smysluplné?

 

[FvM]

Kontroloval jsem původní "strukturální" kód. Je to naprosto nevhodné pro syntézu (pokud ano tak daleko, což jsem nekontroloval úplně). Synthesizable kód (pokud jako hodiny synchronouos akce je určena) musí být založena na D-FF logických prvků, resp clock synchronní HDL konstrukty. PS: Předpokládal jsem, že váš kód je určen pro syntézu v hardware, ale nezmínil. Už chápu, že jste kódovány strukturální D-FF view z knihy Enochs. Pohled podstatě dává představu, jak D-FF může fungovat hardware, ale to není nic smysl pro syntézu ani simulace mého názoru. Syntéza nástroj, který obvykle pracuje na vyšší úrovni, než abstrakce jednotlivých branek, by s největší pravděpodobností nedokáže rozpoznat způsobem, který využívá D-FF na úrovni brány. Simulační nástroj by měl v podstatě reprodukci tohoto chování, ale také způsobit hodně režii srovnání na vyšší úroveň popisu (behaviorální nebo pomocí hardwaru D-FF). Behaviorální popis má dvě omezení: Některé konstrukty nejsou synthesizable, např. zpoždění prohlášení, a to nemusí poskytovat optimální výsledky ve všech případech, kdy zvláštní prostředky logického hardwaru jsou k dispozici. But zlepšit výkon se strukturálními kódu, musí vzít v úvahu konkrétní logiky hardware, obvykle prostřednictvím dodavatele knihoven.

 

[BlackOps]

děkuji u! ok jsem kódované to jako bys mi ukázala, zde je chování kód:

 LIBRARY IEEE; použití ieee.std_logic_1164.all; ENTITY SRff IS PORT (S, R, hodiny, Clear: v std_logic; Q: OUT std_logic) ; END SRff, ARCHITEKTURA chování SRff je začít proces (Clock, Clear) - citlivost seznam je využíván BEGIN IF (Clear = '1 '), pak Q

 

[FvM]

Mělo by to fungovat, když konkretizace SR-FF strukturálního kódu. Všimli jste si, že řadič VGA na internetových stránkách Enocha O. Hwangovo www.cs.lasierra.edu/ ~ ehwang je obecně pomocí "chování" kódování? Mého názoru je to mnohem více funkční a lépe čitelný.

 

[BlackOps]

Jo, jsem si všiml, děkuji .. ale já si nejsem jistý, bude to fungovat, pokud budu stačí zkopírovat a vložit ho do svého ISE ... pro synthesation .. také kolíky mustbe přiřazena .. to je důvod, proč jsem se rozhodl vybudovat vše od nuly strukturální kódu, ale Odkazující na schémata Enocha.

 

[FvM]

Očekával bych, příklad Altera pracovat s Xilinx stejně, protože řadič VGA sám používá pouze běžné VHDL konstrukce. S vaší "strukturální" popis, měli byste mít znalosti, které konstrukční prvky jsou skutečně k dispozici v FPGA. Jedná se o není brány , spíše než LUT bázi logické bloky , kde D-FF je elementární funkce. Ignorování těchto skutečností, mohli byste způsobit např. HDL kompilátor použít kombinační logickou smyčku místo flipflop, možná není funkční, protože z časových problémů.

 

[SHRIRAM_GAUR]

Sestavil jsem strukturální SR FF kód a poznal, 1. jste přidali signál "clear" v Structural_SR_FF, proč? i signál není zmíněného jinde?