synchronní a asynchronní

[s_vlsi]

může mi někdo říct rozdíl mezi synchronní a reset aynsynchronous s verilog kód? reset, které bychom měli jít? :?: Thanks & S

 

[sree205]

proč se u čtení papír na resetuje Clifford Cummings? tento odkaz má papír na obnoví, bude to pomůže pochopení. http://www.sunburst-design.com/papers/

 

[louisnells]

V synchronním jeden reset se děje pouze v případě hodin je aktivní (buď na + jsem jít, nebo-jsem jít puls). např.: máte dát reset signálu až do hodiny okraj vzorků to. Ale v asynchronní reset reset se stane okamžitě.

 

[zainmirza]

plz také napsat Abt přenosu, tj. synchronní a asynchronní přenos.

 

[louisnells]

Pokud je přenos synchrounous tam bude nějaký referenčního signálu (hodiny), který dělá vrstevníci zapojeny do komunikačního kroku v souzvuku. Připojení IKSP z programátoru PIC μC je synchronní, protože je zde odkaz hodiny v ICSP. V asynchronní přenos tam nebudou žádné takové refernce signál. Například RS232 žádný hodinový signál při-všechny. [Quote = zainmirza] plz také napsat Abt přenosu, tj. synchronní a asynchronní přenos. [/Quote]

 

[dsocer]

synchronní: Vždy @ (posedge CLK) začít if (RST == 0) ...... jinak .............. konec asynchronní: Vždy @ (posedge CLK nebo negedge RST) Myslím, že synchronní je lepší ve většině aplikací.

 

[sree205]

Zapouzdřit získání asynchronní vstup, tak aby se to synchronizovat bez metastability je dvojitý flop asynchronní vstup a výstup využít druhé flop v designu. Stejná metoda platí i pro projíždějící signál z jedné domény do druhé hodiny.

 

[shankarmit]

Asynchornous reset je bez ohledu na hodiny a reset bude jednat .. použití, pokud reset = 1 pak .. elsif (vždycky @ hodiny) .. V synchronní reset .. pouze tehdy, pokud hodiny je aktivní (postive nebo negativní) .. a reset, pokud bude jednat (alwy @ clocl) if (reset) .. líto, nejsem dobrý v verilog .. u psát tímto způsobem .. Jde Shankar

 

[eelinker]

Ve jménu Boha odchylkám, jsou: 1) asynchronní nemá hodiny a na základě brány zpoždění, spíše než flip-flop. 2) asynchronní není podporována nástroji CAD, tak to není moudré navrhnout asynchronní. 3) Další informace o asynchronní navrhování odkazovat na ASCnotes.pdf na webu. pokud jde o

 

[vcnvcc]

několik bodů, ABT reset synchronizace. a Async 1. Asynchronní reset je rychlý v porovnání s synchronizaci, zabere méně hardware, bere méně energie, ale šance jsou tu pro načasování porušení pro reset Async.

 

[bansalr]

Plz přejděte na odkaz níže mít více diskusi o asynchronní vs synchronizace http://www.deepchip.com/items/0396-01.html

 

[kaustubhkhole]

Hodiny a hodiny bez! Jedná se o nejjednodušší def .....

 

[haytham]

Ahoj synchronní reset znamená vzorek reset s hodinami hranou (buď pos nebo neg) Zatímco Asynchronní reset prostředky obnovit, když někdy reset stav je aktivní. Důležitou otázkou v asynchrounous reset je, že by e odstraněny synchrnously z modulu nulovací vstup a toto je považováno za problém na systémové integrace. následující Verilog je správné

synchronní: Vždy @ (posedge CLK) začít if (RST == 0) ...... jinak .............. konec asynchronní: Vždy @ (posedge CLK nebo negedge RST)

U digitálních integrovaných obvodů, vždy použijte asynchrnous reset pro synchronní přenos znamená, že hodinový signál je převeden na data, zatímco asynchronní jedním ze způsobů, žádné hodiny info vůbec. V asynchrnous přenos, hodiny re-extrahuje FOM dat pomocí CDR okruh (hodiny-data recovery) a pak data jsou synchronizována s hodinovým přijímače domény s použitím 2 FF je alespoň Díky

 

[polymath]

Pochopit slova: synchronní a asynchronní Pak budete rozumět základě synchronní a asynchronní - nic. Polymath