syntéza: je můj kód plně RTL?

[arbalez]

jestli můžu syntetizován můj návrh kód bez chyby. to neznamená, že jsem psal 100% RTL kód? Jinými slovy, je kód, který může být syntetizován mohou být považovány za 100% RTL? Já se ptám, protože můj gate-level simulace neprokázala žádný pozitivní výsledek.

 

[wadaye]

Ahoj arbalez, Pokud můžete synthsize kód bez chyb, můžete říci, že kód je RTL. Ve skutečnosti, my se nestaráme o to, zda je tento kód RTL, nebo ne, jsme jen o tom, zda je možné synthsized.

 

[xysafety]

hi, synthesizable se liší od ověřena. Pokud je kód synthesizable, znamená to, že je to jen napsané v RTL. ale není demostrate svou funkci přímo.

 

[cmos_dude]

Hi Vaše brána úroveň simulace se nezdařila, protože váš kód, i když je RTL, měli špatné funkce. Musíte zkontrolovat RTL za chyby a pak Resynthesize a Resimulate the hradlovací úroveň netlist pro kontrolu správné výsledky. Rgds CMOS Dude

 

[arbalez]

Teď jsem chápala. tak úspěšný syntéza, neznamená, že to bude fungovat jako to má být správně? Nakonec, i třeba změnit kód. to, zda hodně práce Přeji si může domyslet v hardwaru. díky všem.

 

[z81203]

před syntézy, stačí ověřit svůj kód z funkce. po syntéze, musíte ověřit svůj netlist s funkcí a načasování.

 

[avimit]

Jen je schopen syntetizovat kód není neznamená, že jeho bude fungovat po syntéze nebo na křemíku. Existuje mnoho věcí, které chtějí pečovat o: například: kombinační vazba-li k dispozici, není chyba na syntézu nástroj, ale je zvyklý dát požadovaný výkon po syntéze další příklad je: nežádoucí západky: pokud rtl není napsáno správně, tam wil být nějaký neočekávaný "západky" v post syntézy designu a výsledky nebudou správně na simulaci běžet na příspěvek syntézu netlist. Tam může být několik příkladů, jako že: Takže myslíte, že to, co vaše rtl být případně mapovány na po syntéze, před zápisem RTL Kr, Aviral Mittal

 

[beckchm]

Syntéza je krok v digitální designu. Kód, který je synthesizable mohou potkat problémy v P & R a po simulaci. Takže musíte sladit následující práce.

 

[arbalez]

myslíš, že tady kód pre-syntézy (funkční / behaviorální) obvykle není konečný kód? a post-syntéza modifikace RTL kódu je obvykle konečná kód návrhu (který je zaručeno, že pracovat, i když jsme to funkční / behaviorální simulace),

 

[anjali]

Někdy můžeme třeba změnit RTL i po rozložení. je to nezbytné k posílení FHE funkce nebo z důvodu špatného ověření v RTL fázi, syntéza fáze atd.. Tento proces se nazývá ECO. jeho příliš stát.

 

[avimit]

No, kód pre-syntézy je Výsledný kód, jakmile návrh splňuje specifikace. Ale když jdete k PNR a narazíte na problém při návrhu, budete se muset vrátit z jmenné evidence cestujících kroku, a opravit pre-synthesis kód (RTL), syntetizovat znovu, PNR znovu. V některých případech, pokud porblem není hlavní jeden, v post-syntéza kódu, např. "netlist" mohou být změněny a pouze jmenné evidence cestujících se provádí znovu. V některých velmi vzácných případech, pokud je problém ještě jednodušší opravit, může to pak být stanoveny na úrovni rozložení masky, takže dont muset udělat ještě ročníku jmenné evidence cestujících znovu. Ale to vše záleží na změnu / opravu, která je požadována. V souhrnu, pre-syntéza je konečná kód, ale to může nebo nemusí correpond přesně odpovídají rozložení, pokud některé příspěvek syntéza řeší tj. ECOs nebyly provedeny. Kr Aviral Mittal.

 

[zhanch]

Obávám se, že si můžete říct, tímto způsobem. Měli byste zkontrolovat, zda syntéza nástroje mohou generovat obvody, co chcete navrhnout.

 

[sxqzj]

Není to velmi důležité, zda je váš kód je RTL ty, místo toho byste měli ověřit kód z funkce před syntézy a ověřit netlist s funkcí a načasování po syntéze!

 

[anan_tv]

Haiii všechny, na shrnutí, to je stejně jako jako: Design Entry (HDL kód) ---> Simulátory (Funkční) -----> Syntéza (logický nebo fyzický) -----> P & R ---> Gate Úroveň funkční a časování ověření ---> RTL změny (nepovinné) Zpět Anotace ----> Tapeout. Opravte mě, pokud existuje chyba