syntéza Souhrn Design Compilor

[digiworld]

Vážení Všechny
Mám Verilog RTL model.Chci shrnout můj model pomocí design compilor.By mi někdo říct, ho mám postupovat, když chci můj VDD na 0,6 nebo tak pomocí 130nm technologie.

Díky předem.

 

[ljxpjpjljx]

Používáte JIC, nebo TSMC lib?

 

[vlsichipdesigner]

hi,

Moje 2cents,

* Musíte mít knihovny
* Musíte mít design omezení

lépe pochopit tok syntehsis návštěvy
http://www.vlsichipdesign.com/index.php/Chip-Design-Articles/asicsynthesisflow.html

http://www.vlsichipdesign.com/index.php/Chip-Design-Articles/synopsysconstraints.html

myprayers,
čipů je snadné
http://www.vlsichipdesign.com

 

[vimedu]

I použití UMC 130 tech knihoven.Jsem schopen stanovit provozní podmínky stejně.Ale problémem je, že jak budu syntetizovat můj návrh a měření výkonu při říci, 0,4 (volt)?