syntéza

[Engr]

Thanks AviVkládá 1 hodina 56 minutíky

 

[avimit]

Nazdar,
Napsal jsem návod na dc, myslím, že to pomůže.
http://www.vlsiip.com/dc_shell
Poskytuje aktuální příkazy slouží k nastavení omezení, a stránky také dává příklad nastavení falešné cesty, a ještě mnohem více.
doufám, že pomůže,
Kr,
Avi

 

[Engr]

Thanks Avi.

Mám představu o příkazy pro nastavení omezení, ale já hledám umět odhadnout ty omezuje (vstupy jsou clok frekvenci a jen RTL), znamená, jakým způsobem lze odhadnout i vstupní a výstupní zpoždění a zpoždění uncernity hodiny a max zpoždění a min zpoždění na combo cest a jiných omezení, jako falešné cesty a stezky pro více cyklus
atd..
Díky

 

[avimit]

Vstupní zpoždění / Output delay: Vaše cílem je zjistit registr zaregistrovat cestu.Je-li signál s názvem A_to_B, pochází z blcok a jde v bloku B, to znamená, že signál A_to_B, pochází z produkce Q registru uvnitř bloku a jde na vstup D rejstříku v bloku B, pak celkové povolené zpoždění pro tento signál z Q do hodiny, je období, řekněme TCK_period (ignorování hodiny překroutit, nastavení času a signálu propogation času).
Nyní cesta vypadá takto:
Q-> Output port na bloku (OP_port_A) -> vstupní port na bloku B (INP_port_B) -> D
Nyní výstupní zpoždění OP_port_A bude TCK_period - zpoždění od INP_portB až D v bloku B
a vstupní zpoždění INP_port-B bude TCK_period - zpoždění od Q OP_port_A v blcok
Máš fotku?Podobně můžete pracovat se o combi cesty prostřednictvím vašeho bloku získání původu a konečné místo určení cesty.
To je idealizovaný případ, budete muset dát v hodnotách hodin překroutit, nastavení času, šíření signálu forma Blok na Blcok B stejně.
False cesta / multicycle cesta: Jeho designér, který ví, že i on musí tyto dodávky, aby osoba, která je syntetizovat bloku.
Hope it helps,
Kr,
Avi

 

[Engr]

Hi All
Hledám nějakou pomoc týkající se syntézy, jsem pomocí nástroje DC.
i třeba nastavit omezení, Konžské demokratické republice omezuje se tím, stanovené v tech lib, které používáme.

Musím se pochopit, jak lze nastavit i optimalizaci omezuje (vstupní zpoždění, výstupní zpoždění a min a max zpoždění hodiny uncertinity a latence a falešné cesty a stezky pro více cyklu), vstupy, které jsem pro to je, taktovací frekvenci čip.

Mohl byste pls žádné doc, což vysvětluje, do detailu propracované s příklady o nich.

Četl jsem DC uživatelská příručka, vysvětluje syntaxi příkazu k nastavení omezení, ale to děláš vysvětlit, jakým způsobem můžeme odhadnout tato omezení

Thanks in advance