"syntetizovatelné"

[ramzitligue]

HI,
Jak mohu změnit tento návod (ve VHDL), který není "syntetizovatelné"
ready <= '1 ', '0' po 20 ns;
s jinou, která je "syntetizovatelné"
díky

 

[AdvaRes]

ramzitligue napsal:

HI,

Jak mohu změnit tento návod (ve VHDL), který není "syntetizovatelné"

ready <= '1 ', '0' po 20 ns;

s jinou, která je "syntetizovatelné"

díky

 

[ramzitligue]

jako co?

 

[hlezna]

Když syntézy zpoždění je způsobeno šíření zpožděním vašich FPGA / ASIC brány.nebudete potřebovat.
pro simulaci je třeba tento typ výuky.
hlezna

 

[omara007]

ramzitligue napsal:

jako co?

 

[semiconductorman]

Pokud se snažíte sythesise design pochybuji, budete mít přístup k 20 sec hodiny.Namísto použití hodiny, že vaše konstrukce má.Řekněme, že váš návrh bere jako vstup 1 MHz hodiny, tak hodiny období je 1 usec.Ty by měly využít velké počítadlo, které by mohly počítat aľ sekund.Existuje několik způsobů, jak realizovat čelit této části, ale dřív než vy, že anaylze vašeho návrhu, zda ji opravdu potřebujete tento druh h / w podpora Nebo je to jen timeout, že jste se provádí.

 

[SweetMusic]

: P
Naposledy upravil SweetMusic Leden 10, 2009 15:13; edited 1 krát v celkové

 

[ramzitligue]

syntetizovatelné znamená, že můžeme syntesize to