Systémové Verilog RTL otázku.

[vizpal]

Ahoj, já jsem pracoval na projektu, ověření SV.Chci získat přístup k některým vnitřním RTL signály v mém testbench.Jak se to dělá??

Přišel jsem v celé "$ root" ve SV, ale nejsem si jistý, jak jej použít!

Může někdo vysvětlit mi, jak to lze udělat ...

Pokud je to možné uveďte příklady ...

Díky předem!!

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

 

[aji_vlsi]

Stejně jako plain Verilog - použití abcd

Ajeetha, CVC
www.noveldv.com

 

[veeramuthuece]

Pokud jste chtěli přístup k některé proměnné uvnitř RTL od testbencs.
co musíte udělat, hireracial odkaz jako
tb.dut.internalblock.signal

 

[vizpal]

Můžeme definovat jako součást rozhraní soubor??

<img src="http://www.edaboard.com/images/smiles/icon_idea.gif" alt="Nápad" border="0" />

 

[VPK]

mybe přidáním testpoints ...

 

[shobhitk]

Použijte hireracial jména signálů

Top_Level.mid_Level.lower_level.Signal_name

 

[xuanzhu]

ale to je velmi špatný simulace styl, protože v případě, že design byl syntetizován, signály budou některé zmizí, a budete muset upravit svůj testbench.Nejlepší způsob je, pokud jde váš design jako Blackbox, a vložit některé vlastnosti a tvrzení v RTL kód, který vám pomůže ladění