T
tariq786
Guest
Mám syntetizovaná FSM a datové cesty pro design.Když jsem běžet po syntéze hradlová úroveň Verilog simulace, dostanu xxxxxxxxx.
I dohledat důvod a důvod je, že v jednom z FSM uvádí, já jsem s použitím ", pokud podmínka" na externí vstup (z jiného modulu), které se nemění v jedné hodiny cyklu.NapříkladState_Si:
začít
if (done) / / Done (externí signál) trvá 10 hodin cyklů, aby se stal pravdou
next_state = State_Sj;
jiné
next_state = State_Si;
konecTakže když je dosaženo State_Si vůbec poprvé,
podepsaná není ani pravdivé, ani nepravdivé.Není známo.Po 10 hodinové cykly, to se stane 1, a tak v těchto 10 hodinové cykly, je stále ve stavu State_Si.
To, co funguje naprosto pokuta v předškolním syntéza chování (zlatá) simulace, ale nefunguje po syntéze.
Jakékoliv nápady, jak vyřešit tento problém?
Jakékoli spojení nebo tutoriálu bude opravdu ocení.
Doufám, že i to jasné.Dejte mi vědět, pokud budete potřebovat bližší vysvětlení.
Díky moc.
I dohledat důvod a důvod je, že v jednom z FSM uvádí, já jsem s použitím ", pokud podmínka" na externí vstup (z jiného modulu), které se nemění v jedné hodiny cyklu.NapříkladState_Si:
začít
if (done) / / Done (externí signál) trvá 10 hodin cyklů, aby se stal pravdou
next_state = State_Sj;
jiné
next_state = State_Si;
konecTakže když je dosaženo State_Si vůbec poprvé,
podepsaná není ani pravdivé, ani nepravdivé.Není známo.Po 10 hodinové cykly, to se stane 1, a tak v těchto 10 hodinové cykly, je stále ve stavu State_Si.
To, co funguje naprosto pokuta v předškolním syntéza chování (zlatá) simulace, ale nefunguje po syntéze.
Jakékoliv nápady, jak vyřešit tento problém?
Jakékoli spojení nebo tutoriálu bude opravdu ocení.
Doufám, že i to jasné.Dejte mi vědět, pokud budete potřebovat bližší vysvětlení.
Díky moc.