týče Math_Real knihovna

[ATENA]

Ahoj všichni, Mám problém v Projektování Math-procesor s operátor dělení, má 7,1 XILINX ISE ani pracovat s plovoucí-bod typu, jsem se snažil odstranit tento problém by se podílely math_real knihovny, ale selže.Existuje nějaké omezení, které brání v ISE mě profesionální design s těmi, s lib jako Math_Real nebo Math_Complex?Může mi někdo dát návod?Thanks in advance.

 

[echo47]

Pokud máte na mysli IEEE s plovoucí řádovou čárkou ve VHDL, nemyslím si, žádné nástroje podporují syntézu VHDL s plovoucí řádovou čárkou.Floating point nemohou být provedeny velmi efektivně v dnešním FPGA, takže většina designérů přednost integer algoritmy.Pokud opravdu potřebujete s plovoucí řádovou čárkou za něco, za použití "Floating Point 3,0" jádro poskytuje ISE CORE Generator.Je to uvedeno pod "Math Functions".(To je v ISE 9.2i. Nejsem si jistý, o své starší verze.)

 

[ATENA]

echo47 napsal:

Pokud máte na mysli IEEE s plovoucí řádovou čárkou ve VHDL, nemyslím si, žádné nástroje podporují syntézu VHDL s plovoucí řádovou čárkou.
Floating point nemohou být provedeny velmi efektivně v dnešním FPGA, takže většina designérů přednost integer algoritmy.
Pokud opravdu potřebujete s plovoucí řádovou čárkou za něco, za použití "Floating Point 3,0" jádro poskytuje ISE CORE Generator.
Je to uvedeno pod "Math Functions".
(To je v ISE 9.2i. Nejsem si jistý, o své starší verze.)

 

[echo47]

Většina VHDL a Verilog simulátory nepodporují s plovoucí desetinnou čárkou.I když vaše FPGA logiku používá celočíselné aritmetiky s plovoucí desetinnou čárkou, je velmi užitečné při simulaci testbench generovat stimulační křivky, a které nám pomáhají analyzovat výsledky.

Vaše ISE 7.1i může mít starší verzi knihovny plovoucí-bod jádra.Nevzpomínám si, která verze ISE představeno.

Očekávám, že Xilinx nebo Al.tera bude jednou dal-bloky plovoucí řádovou čárkou do jejich FPGA.Když se to stane, budou se pravděpodobně přidá plovoucí-bod podporuje jejich VHDL / Verilog syntezátoru.

 

[ATENA]

echo47 napsal:

Většina VHDL a Verilog simulátory nepodporují s plovoucí desetinnou čárkou.
I když vaše FPGA logiku používá celočíselné aritmetiky s plovoucí desetinnou čárkou, je velmi užitečné při simulaci testbench generovat stimulační křivky, a které nám pomáhají analyzovat výsledky.Vaše ISE 7.1i může mít starší verzi knihovny plovoucí-bod jádra.
Nevzpomínám si, která verze ISE představenčekávám, že Xilinx nebo Al.tera bude jednou dal-bloky plovoucí řádovou čárkou do jejich FPGA.
Když se to stane, budou se pravděpodobně přidá plovoucí-bod podporuje jejich VHDL / Verilog syntezátoru.

 

[echo47]

Byl jsem prostě reagovat na jednu větu: "Také jsem si myslel, že plovoucí dotírat být podloženo žádnými HDL..."
Pravděpodobně jste chtěl říct "jakékoli syntezátor HDL" namísto "jakékoli HDL".

Samozřejmě, jak jste zjistil, že dnešní HDL syntezátory zpravidla nepodporují nativní HDL plovoucí-bod typu.Místo toho, oni někdy poskytují plovoucí-bod IP knihovně nebo jádra.

Naštěstí simulátory nepodporují nativní HDL plovoucí-bod., Která byla velká pomoc v mé lavičky projektu testu.

Pokud potřebujete vytvořit matematický algoritmů pro FPGA, měli byste zvážit použití MATLAB add-on nástroje jako Simulink HDL Coder, nebo Xilinx nástroje - Systém generátor pro DSP a AccelDSP.